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Impedanz-Kontrolle

Bei HF-Signalen können in der Leiterplatte unerwünschte Reflexionen entstehen. Reflexionen verändern den Wellenwiderstand (die Impedanz) gegenüber dem Sendebauteil und Fehlfunktionen können auftreten. Einfluss auf die Impedanz nehmen bei Leiterplatten vor allem die Geometrie der Leiterzüge (Layout), der Lagenaufbau und die Dielektrizitätskonstante (εr) der verwendeten Basismaterialien. Sie können uns daher Impedanzen vorgeben, die wir bei der Leiterplattenproduktion einhalten. Es existieren die unterschiedlichsten Berechnungsmodelle.

Die Dielektrizitätskonstante (εr):

Der dielektrische Wert von FR4-Basismaterial beträgt laut Datenblatt zwischen 4,5 - 4,7. Effektiv hängt der Wert aber von der konkreten Positionierung der Impedanz-definierten Leiterbahn ab: Befindet sich die Leiterbahn innerhalb eines Multilayers (homogenes Umfeld), beträgt εr = 4,2 (Berechnungsmodelle: Single Stripline, Dual Stripline und Embedded Microstrip). Andere Werte ergeben sich wenn ein identischer Leiterzug an der Oberfläche der Leiterplatte verläuft oder mit Lötstopplack abgedeckt ist. So beträgt der Wert für εr auf einer Außenlage mit Lötstopplack 3,8 (Berechnungsmodell: Surface Coated Microstrip). Ohne Lötstopplack sollte man auf den Außenlagen mit εr = 2,8 rechnen (Berechnungsmodell: Surface Microstrip). Die Toleranz für εr liegt bei +/- 0,2.

Weitere Faktoren:
Zu berücksichtigen sind aber auch der Flankenwinkel der Leiterzüge, die Pressdicken in Anhängigkeit von der Kupferbelegung und die Schichtdicken der Lötstopplacke. Vorgegebene Impedanzen prüfen wir auf Produzierbarkeit. Das Ergebnis unserer Prüfung sind ein definierter Lagenaufbau, möglicher Weise aber auch geometrische Anpassungen der Leiterzüge. Die Toleranz der Impedanz beträgt ± 5 bis ± 10%. Nach Produktion der Leiterplatte wird die tatsächlich erreichte Impedanz messtechnisch kontrolliert.


Designtipps:

Zur Berechnung der Impedanz benötigen wir von Ihnen Vorgaben:

  1. die gewünschte Impedanz mit Angabe der entsprechenden Bezugslage.
  2. den gewünschten Lagenaufbau.
  3. welche Leiterbahnen (mit Leiterbahnbreite/ Leiterbahnabstand) welche Impedanz erreichen sollen.
  4. Ihr Berechnungsmodell (z.B. Single Stripline, Dual Stripline und Embedded Microstrip, Surface Coated Microstrip, Surface Microstrip etc.).

Hinweis:
Die Kontaktierung von Buried Vias führt gegenüber dem Basiskupfer auf der jeweils angebundenen Innenlage zu einer partiellen Erhöhung der Kupferdicke. Dies verringert die Impedanz um einige Ohm.

 
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